逐次比较型(A/D)转换器电路结构及工作原理

1.转换方式
直接转换ADC
2.电路结构
逐次逼近ADC包括n位逐次比较型A/D转换器如图1所示。它由控制逻辑电路、时序产生器、移位寄存器、D/A转换器及电压比较器组成。
逐次比较型(A/D)转换器电路结构及工作原理

图1逐次比较型A/D转换器框图
3.工作原理
逐次逼近转换过程和用天平称物重非常相似。天平称重物过程是，从最重的砝码开始试放，与被称物体进行比较，若物体重于砝码，则该砝码保留，否则移去。再加上第二个次重砝码，由物体的重量是否大于砝码的重量决定第二个砝码是留下还是移去。照此一直加到最小一个砝码为止。将所有留下的砝码重量相加，就得此物体的重量。仿照这一思路，逐次比较型A/D转换器，就是将输入模拟信号与不同的参考电压作多次比较，使转换所得的数字量在数值上逐次逼近输入模拟量对应值。
对1的电路，它由启动脉冲启动后，在第一个时钟脉冲作用下，控制电路使时序产生器的最高位置1，其他位置0，其输出经数据寄存器将1000……0，送入D/A转换器。输入电压首先与D/A转换器输出电压（V_REF/2）相比较，如v₁≥V_REF/2，比较器输出为1，若v_I< V_REF/2，则为0。比较结果存于数据寄存器的D_n-1位。然后在第二个CP作用下，移位寄存器的次高位置1，其他低位置0。如最高位已存1，则此时 v_O^'=（3/4）V_REF。于是v₁再与（3/4）V_REF相比较，如v₁≥（3/4）V_REF，则次高位D_n-2存1，否则D_n-2=0；如最高位为0，则v_O^'=V_REF/4，与v_O^'比较，如v₁≥V_REF/4，则 D_n-2位存1，否则存0……。以此类推，逐次比较得到输出数字量。

为了进一步理解逐次比较A/D转换器的工作原理及转换过程。下面用实例加以说明。
设图1电路为8位A/D转换器，输入模拟量逐次比较型(A/D)转换器电路结构及工作原理

图2 8位逐次比较型A/D转换器波形图

4.特点
(1)转换速度：(n 1)Tcp.速度快。
(2)调整VREF，可改变其动态范围。

５.转换器电路举例
常用的集成逐次比较型A/D转换器有ADC0808/0809系列（8位）、AD575(10位)、AD574A(12位)等。
例1 4位逐次比较型A/D转换器的逻辑电路如图3所示。图中5移位寄存器可进行并入/并出或串入/串出操作，其逐次比较型(A/D)转换器电路结构及工作原理

图3 4位逐次比较型A/D转换器的逻辑电路
解:电路工作过程如下：
当启动脉冲上升沿到来后，FF₀～FF₄被清零，Q₅置1，Q₅的高电平开启G₂门，时钟CP脉冲进入移位寄存器。在第一个CP脉冲作用下，由于移位寄存器的置数使能端F已有0变为1，并行输入数据ABCDE置入，Q_AQ_BQ_CQ_DQ_E=01111。Q_A的低电平是数据寄存器的最高位置1，即Q₄Q₃Q₂Q₁=1000。D/A转换将数字量1000转换为模拟电压v_O^'，送入比较器C与输入模拟电压v₁比较，若输入电压v_I> v_O^',则比较器C输出v_C为1，否则为0。比较结果送D₄～D₁。
第二个CP脉冲到来后，移位寄存器的串行输入端S为高电平，Q_A由0变1，同是最高位Q_A的0移至次高位Q_B。于是数据寄存器的Q₃由0变1，这个正跳变作为有效触发信号加到FF₄的CP端使v_C的电平得以在Q₄保存下来。此时，由于其他触发器无正跳变脉冲，v_C的信号对它们不起作用。Q₃变为1后建立了新的D/A转换器的数据，输入电压在与其输出电压v_O^'相比较，比较结果在第三个时钟脉冲作用下存于Q₃……。如此进行，直到Q_E由1变0，使Q₅由1变0后将G₂封锁，转换完毕。于是电路的输出端D₃D₂D₁D₀得到与输入电压v₁成正比的数字量。由以上分析可见，逐次比较型A/D转换器完成一次转换所需的时间与其位数和时钟脉冲频率有关，位数愈少，时钟频率愈高，转换所需时间越短。这种A/D转换器具有转换速度较快，精度高的特点。